芯片設(shè)計(jì) 電路設(shè)計(jì) FPGA開(kāi)發(fā) Verilog
崗位職責(zé)
1、負(fù)責(zé)模擬及數(shù)模混合芯片需求規(guī)格分析和定義、芯片的架構(gòu)設(shè)計(jì)；
2、負(fù)責(zé)模擬及數(shù)模混合系統(tǒng)設(shè)計(jì)、關(guān)鍵指標(biāo)分解；
3、負(fù)責(zé)模擬及數(shù)模混合電路設(shè)計(jì)、仿真驗(yàn)證；
4、負(fù)責(zé)指導(dǎo)版圖工程師進(jìn)行版圖設(shè)計(jì)，并進(jìn)行后仿真驗(yàn)證和版圖問(wèn)題分析定位；
5、負(fù)責(zé)或參與測(cè)試、問(wèn)題定位、設(shè)計(jì)優(yōu)化工作。
任職要求
1、碩士及以上學(xué)歷，電子、通信相關(guān)專業(yè)，10年無(wú)線通信算法研發(fā)經(jīng)歷；
2、熟悉精通4G/5G物理層協(xié)議或者WIFI5/6協(xié)議或者典型通信系統(tǒng)協(xié)議，精通信號(hào)處理理論和實(shí)現(xiàn)；
3、多年無(wú)線通信simulator研發(fā)經(jīng)驗(yàn)；
4、具備通信協(xié)議設(shè)計(jì)經(jīng)驗(yàn)者優(yōu)先；
5、具備通信芯片設(shè)計(jì)和開(kāi)發(fā)經(jīng)驗(yàn)者優(yōu)先。
